第一階段實作考試

真值表







邏輯電路圖



測試結果

全加法器

全加法器的真值表

半加法器

半加法器的真值表

AND閘的真值表和K-MAP

真值表

K-MAP

AND閘

這是一個AND閘，當輸入有一個為0時，輸出就為0；當輸出都為1時，輸出就為1。